A Study on Modular Acceleration of Hash-based Post Quantum Cryptography for Efficient Hardware Design

해시기반 양자내성암호의 효과적인 하드웨어 설계를 위한 모듈화 가속 기법 연구

양자 컴퓨터 시스템에서도 기존 컴퓨터 시스템처럼 보안성을 보장하는 암호체계를 양자내성암호(PQC, Post Quantum Cryptography)라 한다. NIST 에서 표준화로 선정된 네 가지 알고리즘 중 SPHINCS+ 알고리즘은 해시 연산을 반복적으로 수행하는 해시기반 알고리즘이다. 이에 따라 해시기반 알고리즘에서 반복적으로 사용되며 많은 연산 시간을 구성하는 해시 연산을 효과적으로 구현하려는 연구들이 진행되고 있으며, 그 중에는 RISC-V 를 통한 하드웨어/소프트웨어 통합 설계 연구 그리고 FPGA 혹은 ASIC 을 이용한 하드웨어 통합 모듈 가속 연구들이 있다. 본 논문에서는 해시기반 양자내성암호 알고리즘의 효과적인 하드웨어 설계를 위해 해시 연산 모듈러 가속 방법을 분석하고, 이를 하드웨어에서 효과적으로 구현한 기존 연구 사례를 분석한다. 이를 통해 해시 연산의 모듈러 가속 기법 연구를 위해 고려되는 설계면적 그리고 연산 성능 등의 수치를 높이는 과정에서 발생하는 트레이드 오프와 이를 효과적으로 극복하는 방법들을 소개한다.