An Efficient Address Mapping Table Management Scheme for NAND Flash Memory File System Exploiting Page Address Cache

페이지 주소 캐시를 활용한 NAND 플래시 메모리 파일시스템에서의 효율적 주소 변환 테이블 관리 정책

  • 김정길 (남서울대학교 컴퓨터학과)
  • Received : 2010.02.16
  • Accepted : 2010.03.30
  • Published : 2010.03.31

Abstract

Flash memory has been used by many digital devices for data storage, exploiting the advantages of non-volatility, low power, stability, and so on, with the help of high integrity, large capacity, and low price. As the fast growing popularity of flash memory, the density of it increases so significantly that its entire address mapping table becomes too big to be stored in SRAM. This paper proposes the associated page address cache with an efficient table management scheme for hybrid flash translation layer mapping. For this purpose, all tables are integrated into a map block containing entire physical page tables. Simulation results show that the proposed scheme can save the extra memory areas and decrease the searching time with less 2.5% of miss ratio on PC workload and can decrease the write overhead by performing write operation 33% out of total writes requested.

비휘발성, 저전력 소모, 안정성 등의 장점을 가진 NAND 플래시 메모리는 고집적화, 대용량화, 저가격화를 통하여 다양한 디지털시스템의 데이터 저장장치로 사용되고 있다. 플래시 메모리의 다양한 분야에서의 응용 확대와 동시에 플래시 메모리의 대용량화는 플래시 메모리의 주소 변환 테이블의 전체 크기를 증가시켜 SRAM에 저장하기에 용량이 부족한 문제점을 발생시킨다. 본 논문에서는 하이브리드 변환 기법 기반의 플래시 메모리 파일 시스템에서 페이지 주소 캐시를 이용한 효율적인 주소 테이블 관리 정책을 제안한다. 제안하는 기법은 다양한 메타 데이터 기반의 전체 테이블의 정보를 맵블록을 이용하여 효율적으로 통합 관리함으로써 높은 성능을 유지할 수 있다. PC 환경에서의 다양한 응용프로그램을 실험한 결과 제안하는 페이지 주소 캐시는 2.5% 이하의 낮은 미스율로 높은 효율성을 유지하며 전체 쓰기 연산 요청에서 평균 33%의 실제 쓰기 연산의 실행으로 전체 쓰기 연산에서 발생하는 오버헤드를 줄여 주었다.

Keywords

References

  1. Understanding the Flash Translation Layer (FTL) Specification, Intel Corporation, 1998.
  2. E. Harari, R. D. Norman, and S. Mehrotra, "Flash EEPROM System", US Patent, No. 5,602,987, Dec. 1993.
  3. A. Ban, "Flash File System Optimized for Page-mode Flash Technologies", US Patent, No. 5,937,425, Oct. 1997.
  4. A. Ban, "Flash File System", U. S. Patent 5,404,485, 1995.
  5. T. Shinohara, "Flash Memory Card with Block Mem ory Address Arrangement," United States Patent, No. 5,905,993, 1999.
  6. J. W. Park, S. H. Park, G. H. Park, and S. D. Kim, "An integrated mapping table for hybrid FTL wㅑth fault-tolerant address cache", IEICE Electronics Express, Vol.6 No.7, pp368-374, April, 2009. https://doi.org/10.1587/elex.6.368
  7. J. Kim, J. M. Kim, S. H. Noh, S. L. Min, and Y. Cho, "A Space-Efficient Flash Translation Layer for Compact Flash System," IEEE Transactions on Consumer Electronics, Vol.48, No.2, pp. 366-375, 2002. https://doi.org/10.1109/TCE.2002.1010143
  8. S. W. Lee, D. J. Park, T. S. Chung, D. H. Lee, S. Park, and H. J. Song, "A Log Buffer-Based Flash Translation Layer Using Fully-Associative Sector Translation," ACM Transactions on Embedded Computing Systems, Vol.6, No.3, Article 18, 2007.
  9. J. U. Kang, H. Jo, J. S. Kim, and J. Lee "A Superbloc k-based Flash Translation Layer for NAND Flash Memory" Proc. of EMSOFT, pp 161-170, 2006.
  10. http://www.futuremark.com/products/pcmark05/
  11. S. H. Park, J. W. Park, J. M. Jeong, J. H. Kim, and S. D. Kim, "A Mixed Flash Translation Layer Structure for SLC-MLC Combined Flash Memory System", Proc of IEEE Workshop on Storage and I/O Virt ualization, Performance, Energy, Evaluation and Dependability 2008.