• 전자공학회논문지
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• 제49권11호
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• pp.141-148
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• 2012

Oversampling 기법을 사용한 analog-to-digital (A/D) 컨버터에서 샘플링 된 신호의 signal bandwidth를 낮추어 주기 위해 데시메이션 필터가 사용된다. 본 논문은 sigma-delta ADC에 사용될 수 있는 저전력 4 단 32 bit 데시메이터 필터 디자인을 제안한다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 세 개의 half-band FIR filter로 이루어져 있다. 전력소모를 최소화하기 위하여 CIC filter에는 pipeline구조가 사용되었고, FIR 필터의 multiplier 구조를 최적화하기 위하여 Canonic Signed Digit (CSD) 코드가 사용되었다. 130nm CMOS 공정으로 설계 자동화 CAD 도구를 사용하여 타이밍, 면적, 전력소모를 최적화하여 98.304 MHz 주파수에서 697 uW의 전력을 소모면서 32 bit, 192 kHz 아웃풋을 낼 수 있다.

• 한국정보통신학회논문지
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• 제19권11호
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• pp.2649-2655
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• 2015

오버샘플링 방식을 기본으로 하는 시그마-델타 ADC는 고해상도를 구현할 수 있는 반면 고속 동작 시에는 높은 Signal to Noise and Distortion Ratio (SNDR) 성능을 달성하기 어려운 특성이 있다. 본 논문에서는 고속 동작 시에도 시그마-델타 ADC의 높은 SNDR 제공을 위한 데시메이션 필터의 설계 및 구현을 보인다. 이 데시메이션 필터는 통과 대역 내에서 신호의 왜곡을 최소화하기 위해 Butterworth 구조로 구성 하였다. 성능을 검증하기 위해 1-bit, 3차, OSR=64인 시그마-델타 모듈레이터에 제안된 데시메이션 필터를 적용하여 실험을 하였다. 시뮬레이션 실험을 통해 기존에 널리 쓰이던 CIC(cascaded integrator-comb) 방식의 데시메이션 필터 대비 제안된 Butterworth 구조의 데시메이션 필터가 매우 낮은 통과대역 왜곡을 가지며 따라서 높은 SNDR을 제공한다는 결과를 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.405-408
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• 2015

오버샘플링 방식을 기본으로 하는 시그마-델타 ADC는 고해상도를 구현할 수 있는 반면 고속 동작 시에는 높은 Signal to Noise and Distortion Ratio (SNDR) 성능을 달성하기 어려운 특성이 있다. 특히 데시메이션 필터의 특성에 따른 고속 ADC의 SNDR의 저하가 크다. 본 논문에서는 고속 동작 시에도 시그마-델타 ADC의 높은 SNDR 제공을 위한 데시메이션 필터의 설계 및 구현을 보인다. 이 데시메이션 필터는 넓은 입력 신호 주파수 대역 내에서 신호의 크기 왜곡을 최소화하기 위해 IIR filter 종류의 Butterworth filter 구조로 구성 하였다. 성능을 검증하기 위해 1-bit, 3차, OSR=64인 시그마-델타 모듈레이터를 포함한 시스마-델타 ADC에 제안된 데시메이션 필터를 적용하여 실험을 하였다. 시뮬레이션 실험을 통해 기존에 널리 쓰이던 CIC(cascaded integrator-comb) 방식의 데시메이션 필터 대비 제안된 Butterworth 구조의 데시메이션 필터가 매우 낮은 통과대역 왜곡을 가지며 따라서 높은 SNDR을 제공한다는 결과를 보인다.

• 반도체디스플레이기술학회지
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• 제20권3호
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• pp.71-76
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• 2021

Digital decimation filters are used in various digital signal processing systems using ADCs, including digital communication systems and sensor network systems. When the sampling rate of digital data is reduced, aliasing occurs. So, an anti-aliasing filter is necessary to suppress aliasing before down-sampling the data. Since the anti-aliasing filter has to have a sharp transition band between the passband and the stopband, the order of the filter is very high. However, as the order of the filter increases, the complexity and area of the filter increase, and more power is consumed. Therefore, in this paper, we propose two types of decimation filters, focusing on reducing the area of the hardware. In both cases, the complexity of the circuit is reduced by applying the required down-sampling rate in two times instead of at once. In addition, CIC decimation filters without a multiplier are used as the decimation filter of the first stage. The second stage is implemented using a CIC filter and a down sampler with an anti-aliasing filter, respectively. It is designed with Verilog-HDL and its function and implementation are validated using ModelSim and Quartus, respectively.

• 한국군사과학기술학회지
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• 제24권5호
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• pp.475-481
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• 2021

The on-board processor of satellite Synthetic Aperture Radar(SAR) digitizes the back-scattered echoes and transmits them to the ground. As satellite SAR image of various operating conditions including broadband and high resolution is required, an enormous amount of SAR data is generated. Decimation filter is used for data compression to improve the transmission efficiency of these data. Decimation filter is implemented with the FIR(Finite Impulse Response) filter and here, the decimation ratio and tap length are constrained by resource requirements of FPGA used for implementation. This paper suggests to use a non-integer ratio decimation filter in order to optimize the data transmission efficiency. Also, it proposes a filter design method that remarkably reduces the resource constraints of the FPGA in-use via applying a polyphase filter structure. The required resources for implementing the proposed filter is analysed in this paper.

• ETRI Journal
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• 제33권2호
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• pp.169-175
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• 2011

This paper presents a double-sharpened decimation filter based on the application of a Kaiser and Hamming sharpening technique for multistandard wireless systems. The proposed double-sharpened decimation filter uses a pre-droop compensator which improves the passband response of a conventional cascaded integrator-comb filter so that it provides an efficient sharpening performance at half-speed with comparison to conventional sharpened filters. In this paper, the passband droop characteristics with compensation provides -1.6 dB for 1.25 MHz, -1.4 dB for 2.5 MHz, -1.3 dB for 5 MHz, and -1.0 dB for 10 MHz bandwidths, respectively. These results demonstrate that the proposed double-sharpened decimation filter is suitable for multistandard wireless applications.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권2호
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• pp.111-117
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• 2004

The low-power design of the A/D converter is indispensable to achieve the compact bio-signal measuring device with long battery duration. In this paper, new decimation filter structure is proposed for the low-power design of the Sigma-Delta A/D converter in the bio-instruments. The proposed filter is based on the non-recursive structure of the CIC (Cascaded Integrator Comb) decimation filter in the Sigma-Delta A/D converter. By combining the CSD (Canonic Signed Digit) structure with common sub-expression sharing technique, the proposed decimation filter structure can significantly reduce the number of adders for implementation. For the fixed decimation factor of 16, the 15％ of power consumption saving is achieved in the proposed structure in comparison with that of the conventional polyphase CIC filter.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.34-45
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• 2007

오버샘플링(oversampling) 방식의 시그마-델타(sigma-delta) A/D 컨버터에서는 오버샘플링된 신호를 최종 Nyquist rate 으로 낮춰주는 디지털 데시메이션 필터가 필수적이다. 본 논문에서는 면적을 크게 줄이면서 time-to-market의 이점을 가져다주는 고해상도 시그마-델타(sigma-delta) A/D 컨버터용 디지털 데시메이션(decimation) 필터의 Verilog-HDL 설계 및 구현을 보였다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 두 개의 half-band FIR filter로 이루어져 있다. FIR필터에서 곱셈연산의 복잡성을 줄이고 면적을 최소화하기 위해 계수를 CSD(canonical signed digit) 코드로 표현하여 사용하였다. 곱셈 연산은 일반 곱셈기 없이 쉬프트 와 덧셈방식을 이용하여 구현되었다. 3단 데시메이션 필터는 $0.25-{\mu}m$ CMOS 공정으로 제작되었고, 필터의 면적은 $1.36mm^2$ 이며 2.8224 MHz의 클럭 주파수에서 4.4 mW의 파워소모를 보였다. 측정 결과 높은 신호대 잡음 비(SNR)를 요구하는 디지털 오디오용 데시메이션(decimation) 필터의 사양을 충분히 만족시키고 있음을 볼 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.236-239
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• 1999

This paper describes a low-power design of decimation filter. To reduce power consumption, an approximate processing method which controls the error in canonic signed digit(CSD) coefficients is proposed. The CSD representation reduces the number of operations by representing multiplications with add and shift operations. The proposed method further reduces the number of operations by controlling the error of CSD coefficient. Processor type architecture is used to implement the proposed method. Simulation result shows that the number of operations is reduced to 56%, 35% and 10% at each approximated filter level.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.511-512
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• 2006

Three stage(CIC-FIR-FIR) decimation filter in delta-sigma A/D converter for audio is designed. A canonical signed digit(CSD) code method is used to minimize area of multipliers. This filter is designed in 0.25um CMOS process and incorporates $1.36\;mm^2$ of active area. Measured results show that this decimation filter is suitable for digital audio A/D converters.