Design of a Low-Power 8-bit 1-MS/s CMOS Asynchronous SAR ADC for Sensor Node Applications

센서 노드 응용을 위한 저전력 8비트 1MS/s CMOS 비동기 축차근사형 ADC 설계

Abstract

This paper proposes a low-power 8-bit asynchronous SAR ADC with a sampling rate of 1 MS/s for sensor node applications. The ADC uses bootstrapped switches to improve linearity and applies a VCM-based CDAC switching technique to reduce the power consumption and area of the DAC. Conventional synchronous SAR ADCs that operate in synchronization with an external clock suffer from high power consumption due to the use of a clock faster than the sampling rate, which can be overcome by using an asynchronous SAR ADC structure that handles internal comparisons in an asynchronous manner. In addition, the SAR logic is designed using dynamic logic circuits to reduce the large digital power consumption that occurs in low resolution ADC designs. The proposed ADC was simulated in a 180-nm CMOS process, and at a 1.8 V supply voltage and a sampling rate of 1 MS/s, it consumed 46.06 𝜇W of power, achieved an SNDR of 49.76 dB and an ENOB of 7.9738 bits, and obtained a FoM of 183.2 fJ/conv-step. The simulated DNL and INL are +0.186/-0.157 LSB and +0.111/-0.169 LSB.

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

1. 서론

4차 산업 혁명으로 인한 사물인터넷(internet of things, IoT) 및 자율주행차 등의 기술 발전으로 다양한 정보통신 기술(information communication technology, ICT) 기기에서 센서는 핵심 구성 요소로 대두되었다[1]. 센서는 환경 모니터링, 의료기기, 농업 자동화, 산불감시, 산업 공정 모니터링과 같은 다양한 응용 분야에서 활용된다[2]. 이러한 기술 발전은 센서와 함께 데이터 수집 어플리케이션의 중요성을 확대시켰다[3]. 현대 정보화 시대에서 데이터 수집 어플리케이션은 핵심 역할을 수행한다. 무선센서 노드의 경우 데이터 수집과 통신을 위해 배터리로 구동되며, 장기간 안정적으로 동작해야 하므로 저전력, 및 저면적 회로 설계 기술이 필수적이다[4],[5]. 또한, 혼성신호 시스템에서는 센서가 수집한 아날로그 신호를 디지털 신호로 변환하여 처리하기 때문에 ADC는 매우 중요한 역할을 한다[6], [7]. 전체 시스템의 성능은 ADC의 성능에 크게 의존되므로 우수한 성능의 ADC 설계가 중요하다.

SAR ADC는 다른 ADC 아키텍처에 비해 낮은 아날로그 복잡성을 가지고 있어, 저전력 어플리케이션에 가장 적합한 아키텍처 중 하나다[5], [8]-[11]. 그러나 N-비트 SAR 구조는 ADC의 변환을 완료하기 위해 N 번의 비교 사이클이 필요하다. 따라서 해상도와 처리 속도에서 모두 우수한 성능을 달성하기 어렵다. 중간 해상도 영역, 특히 8~10비트 해상도 및 수백K~수십MS/s의 변환 속도에서 SAR ADC 아키텍처는 파이프라인 ADC에 대해 저전력 대안으로 널리 선택되고 있다[12]-[14]. 그러나 저해상도 영역에서는 디지털 부분이 전체 전력의 대부분을 소비한다는 문제점 역시 존재한다. 따라서 디지털 전력을 줄이기 위한 동적 논리회로를 사용한 SAR 로직이 고려되고 있다.

본 논문에서는 부트스트랩 스위치와 공통모드 전압(VCM) 기반의 CDAC 스위칭 기법, 그리고 동적 논리회로를 활용한 SAR 로직을 사용하여 저전력 8비트 1MS/s 비동기식 SAR ADC를 제안하며, 시뮬레이션을 통해 성능을 검증하였다.

2. 제안하는 SAR ADC 구조

그림 1. 제안하는 8비트 비동기식 SAR ADC 구조

Fig. 1. Proposed 8-bit Asynchronous SAR ADC Architecture

그림 1은 본 논문에서 제안하는 8비트 비동기식 SAR ADC의 전체 구조이다. 제안하는 ADC는 차동구조를 채택하여 공통 모드 노이즈와 짝수차 고조파의 영향을 최소화한다. 또한, 비동기식 SAR 방식을 도입하여 고속 외부 클럭이 필요한 동기식 SAR ADC와 달리, 비교적 낮은 외부 클럭에도 빠른 변환 속도를 가진다. 이로써 고속 클럭 사용에 따른 전력 소모를 절감할 수 있다[15]. 제시한 ADC는 1MS/s에서 작동하며 외부 클럭 주파수는 1MHz 클럭을 사용한다.

아키텍처의 구성은 부트스트랩 스위치, 비동기 클럭 생성기(Asynchronous CLK_GEN), 이진 가중치를 가지는 CDAC, 동적 비교기, 비동기식 SAR 로 직과 출력 레지스터(OUT_REG)로 구성되어 있다. 사용하는 전원은 V_DD, V_SS, V_CM, V_REFP(positive reference voltage), V_REFN(negative reference voltage)로 구성된다.

주요 신호에 대한 설명은 다음과 같다. CLK_EXT은 외부에서 인가된 클럭이다. V_IP과 V_IN은 차동 입력 신호다. V_DACP V_DACN은 CDAC의 출력 전압을 나타낸다. CLK_SAMPLE은 샘플링 클럭으로 부트스트랩 스위치의 클럭 신호로 사용된다. CLK_SAR는 SAR 로직을 제어하는 비동기 클럭이다. CLK_COMP는 비교기 동작과 초기화를 위한 클럭 신호다. READY는 비교기의 비교 완료를 나타내는 신호로 시스템이 다음비교를 수행할 준비가 되었음을 알린다. COMP_OUT는 비교기의 출력이다. EOC(End of Conversion)는 ADC의 변환 종료와 출력 레지스터의 데이터 갱신에 사용된다. S_<7:0>,는 CDAC의 스위칭을 제어하는 신호이다. D_P<7:1>, D_N<7:1>은 SAR 로직에서 결정된 디지털 코드다.

그림 2. 비동기식 SAR ADC의 타이밍도

Fig. 2. Timing Diagram of Asynchronous SAR ADC

그림 2는 제안하는 ADC의 타이밍도이다. CLK_COMP=0일 때 CDAC 정착과 비교기 초기화가 병렬적으로 이루어지고 CLK_COMP=1이면 CDAC의 전압을 비교한다. 전체 동작은 다음과 같다. CLK_EXT의 상승에지에 맞춰 CLK_SAMPLE이 발생한다. ADC는 CLK_SAMPLE=1일 때 부트스트랩 스위치에 의해 차동입력 신호가 CDAC의 커패시터 하판(bottom plate)에 샘플링 되고 동시에 상판(top plate)은 V_CM에 연결된다. 다음으로 샘플링이 종료되고 CLK_SAR=1이 되면 CDAC 커패시터의 상판과 V_CM의 연결은 개방되고 하판은 V_CM에 연결된다. CLK_SAR=0이 되면 첫번째 비교를 수행하고 비교가 완료되면 CLK_SAR=1이 된다. 이 상태에서는 COMP_OUT신호에 따라 CDAC 제어 스위치가 V_REFP, V_REFN중 하나로 결정되면서 CDAC의 전하 재분포가 발생하여 CDAC의 전압이 결정된다. 위 과정을 반복하여 MSB부터 LSB까지 비교가 완료되면 SAR 로직에서는 EOC=1을 출력하며 출력 레지스터에 값을 갱신하고 다음 변환까지 회로는 휴지 기간을 가진다.

3.1 Track and Hold Circuit

T/H(Track and Hold) 회로는 입력 전압을 커패시터에 샘플링하여 ADC의 변환과정 동안 해당 신호를 유지하는 회로다. T/H 회로는 스위치와 커패시터로 구성되어 있으며, 스위치는 일반적으로 N-MOSFET, P-MOSFET 또는 CMOS 스위치 등을 사용할 수 있다. 그러나 단일 MOSFET 스위치의 경우 입력 신호의 레벨에 따라 저항이 변하기 때문에 비선형적인 특성이 나타나게 된다[16]. CMOS 스위치는 MOSFET 스위치와 비교해서 일정한 저항을 가지지만, 최근 전원 전압의 감소로 인하여 CMOS 스위치의 컨덕턴스가 감소하는 문제점이 존재한다. 이러한 문제를 해결하기 위해 부트스트랩 스위치가 제안되었다[17].

그림 3. bootstrapped 스위치 회로

Fig. 3. Schematic of Bootstrapped Switch

그림 3은 본 논문에서 사용한 부트스트랩 스위치 회로다. 부트스트랩 스위치의 동작은 다음과 같다. phase 1(Φ=0, \(\begin{align}\overline {Φ}\end{align}\) =1) 일 때 NM1, PM1, NM4는 ON, PM2, NM2, NM3는 OFF 되어 샘플링 스위치의 게이트는 V_SS와 연결되어 OFF 되고, 동시에 커패시터 양단은 V_DD로 충전된다. phase 2(Φ=1, \(\begin{align}\overline {Φ}\end{align}\) =0)에서는 NM2, NM3, PM2는 ON, PM1, NM1, NM4는 OFF 되어 커패시터 하판에 V_IN이 인가된다. 커패시터에 충전된 전하는 일정하므로 커패시터 상판의 전압은 V_DD+V_IN이 되고 샘플링 스위치의 게이트에 인가된다. 즉 V_IN만큼 승압 된 클럭이 만들어진다. 그러므로 샘플링 스위치의 V_gs는 입력 신호와 상관없이 V_DD로 일정하다. 따라서 입력신호에 대해 일정한 저항을 가지게 되어 샘플링 스위치의 선형성이 향상된다[13].

3.2 동적 비교기

동적 비교기는 CDAC로부터 입력되는 두 아날로그 입력 신호를 비교하여 디지털 출력을 생성하는 회로이다. 그림 4는 본 논문에서 사용한 비교기의 구조를 나타낸 것으로 동적 래치 비교기, SR-래치, XOR 게이트로 구성되어 있다. 동적 래치 구조를 사용한 비교기는 SAR ADC에서 널리 사용되는 구조로 정적 전류를 사용하는 연산증폭기와 달리 정적 전류원을 사용하지 않기 때문에 전력 소모가 적고, 래치 구조의 정궤환 루프로 인하여 빠른 응답 속도를 가진다는 장점이 있다.

그림 4. 동적 비교기 블록도

Fig. 4. Block Diagram of Dynamic Comparator

그림 5. 동적 래치 비교기 회로

Fig. 5. Schematic of Dynamic latch comparator

그림 5의 동적 래치 비교기는 N-type 차동 입력쌍과 전류원, back-to-back 인버터, 리셋스위치로 이루어져 있다. 차동 입력 쌍의 NM1과 NM2 트랜지스터는 사이즈를 크게 설계하여 오프셋의 영향을 줄이도록 설계하였다[13].

비교기의 동작은 클럭 신호로 제어된다. 초기화단계(CLK=0)에서는 NM_tail이 OFF 되어 전류가 차단되고, PM1~4는 ON 되어 OUT_P와 OUT_N, 입력 차동쌍의 드레인 노드를 V_DD로 예비 충전한다. 비교 단계(CLK=1)는 비교가 일어나는 단계로 NM_tail이 ON 되고 입력 V_IP와 V_IN의 전압 차이에 의해 back-to-back 인버터들은 서로 다른 양의 전류를 받아 출력을 재생하기 시작한다[10]. 즉 입력 트랜지스터의 전압 차이에 의해 한쪽 노드의 전압이 좀 더 빠르게 감소하게 되고 back-to-back 인버터의 정궤환 루프로 인하여 출력 노드의 전압이 빠르게 벌어져 전압이 결정된다. 만약 V_IP > V_IN이면 NM2가 좀 더 많은 전류를 당겨가게 되어 OUT_N 노드는 V_DD에서 V_SS로 떨어지고 OUT_P 노드는 V_DD로 유지되며 출력이 결정된다. 이처럼 동적 비교기의 동작에서는 이상적으로 정적 전류 소모가 없고[13], 동적 전력 소모만 존재하기 때문에 비교기는 ADC의 변환과정에서만 전력을 소모한다.

초기화 단계에서는 OUT_P와 OUT_N은 논리 ‘1’을 가지기 때문에 XOR 게이트의 출력인 READY=0이다. 비교단계에서 출력이 결정되면 OUT_P와 OUT_N은 서로 다른 논리 상태를 가지기 때문에 READY=1이 되어 비교가 완료됨을 나타낸다. SR-래치는 출력이 결정되는 순간 값을 저장하고 다음 변환이 발생할 때까지 결과를 저장하여 SAR 로직에 비교 결과를 전달한다.

3.3 비동기 내부 클럭 생성기

내부 클록 생성기는 고주파 외부 클럭의 사용을 피하고자 내부적으로 필요한 비동기 클럭을 생성하여[13] ADC의 샘플링 및 비교 동작을 위한 클럭신호를 제공하는 블록이다.

그림 6. 내부 클럭 생성기 블록도

Fig. 6. Block Diagram of Internal Clock Generator

내부 클럭 생성기 회로는 그림 6과 같다. 회로는 크게 3부분으로 나눌 수 있다. A 파트는 CLK_SAMPLE 을 생성한다. 딜레이 블록에 의해 지연된 CLK_delay와 CLK_EXT는 XOR 게이트와 AND 게이트를 거쳐 그림 2와 같이 CLK_EXT의 상승에지에 맞춰 일정한 펄스폭을 가지는 CLK_SAMPLE을 만들어 낸다. 이때 샘플링시간 동안 입력 신호가 커패시터에 충분히 정착될 수 있도록 딜레이 블록은 약 20ns의 지연을 가지도록 설계하였다.

파트 B는 CLK_SAR의 시작과 끝을 제어한다. 2개의 MUX가 직렬로 연결되어 있어 샘플링 기간과 ADC의 변환이 끝났을 때 CLK_SAR=0으로 유지한다. 샘플링 단계가 끝나면 CLK_SAR에 플립플롭에 저장된 Q에 의해 CLK_SAR=1이 된다.

파트 C는 플립플롭의 set과 reset 입력을 통해 CLKSAR의 토글을 제어한다. 이 블록은 active high set과 reset을 가지는 TSPC(True Single Phase Clock) 플립플롭과 딜레이 블록으로 구성되어 있다. TSPC 플립플롭을 사용함으로써 정적 논리회로보다 적은 면적과 전력 소모, 빠른 동작을 가지게 된다[18]. 플립플롭의 reset에는 CLK_SAR가 피드백되고, set에는 READY가 연결된다. CLK_SAR=1이 되면 일정 지연 후 reset이 트리거 되어 CLK_SAR=0이 된다. READY=1이 되면 일정 지연 후 set이 트리거 되어 CLK_SAR=1이 된다. 이때 set과 reset이 동시에 High가 되지 않도록 논리소자를 사용하여 제어한다. 내부 클럭 생성기의 파형은 그림 2와 같다.

3.4 VCM 기반 CDAC 스위칭 기법

DAC는 SAR 로직에서 결정된 디지털 코드를 아날로그 전압으로 변환하는 블록이다[5]. 본 논문에서는 이진 가중치를 가지는 차동 CDAC 구조를 사용한다. 기존의 SAR 아키텍처에서 CDAC는 N개의 이진 가중치를 가지는 커패시터와 추가 단위 커패시터로 구성된다. 따라서, 해상도가 증가함에 따라 커패시터가 기하급수적으로 증가하여 스위칭 에너지소비와 정착 시간의 증가, 커패시터의 불일치 문제가 발생한다.

본 논문에서는 CDAC의 면적과 전력 소모를 줄이기 위해 V_CM 기반의 스위칭을 적용하였다[10]. V_CM 기반의 스위칭 기법은 커패시터 어레이에 기준전압인 V_CM에 연결하는 것으로 기존 스위칭 기법에 비해 같은 커패시터 면적에서 한 비트 해상도를 더 제공한다. 따라서 MSB를 위한 추가적인 커패시터가 필요하지 않아, 전체 커패시터 면적이 절반으로 줄어들게 되고, 이에 따라 전력 소비도 감소한다[10]. V_CM 기반의 스위칭에 대한 3비트 예시는 그림 7과 같다.

그림 7. 제안된 스위칭 방법을 이용한 3비트 ADC의 동작

Fig. 7. Proposed Switching Procedure for 3-bit SAR ADC

샘플링 단계에는 커패시터 어레이의 상판에 V_CM 이 연결되고 하판에 입력 신호가 샘플링 된다. 샘플링이 종료되면 커패시터의 어레이의 상판과 V_CM의 연결이 개방되고, 하판은 V_CM에 연결된다. 결과적으로 CDAC의 전압 V_DACP=2V_CM-V_IP, V_DACN=2V_CM-V_IN이 된다. 비교기에서 V_DACP와 V_DACN을 비교하여 비교 결과에 따라 MSB 스위치를 제어한다. V_DACP > V_DACN이면 DAC_P의 최상위 비트(2C)에 V_REFN가 연결되고, DAC_N의 최상위 비트(2C)에 V_REFP가 연결된다. 이때 다른 커패시터는 여전히 V_CM에 연결되어 있다[10]. 이에 따라 전하 재분포가 일어나 V_DACP=V_CM-V_IP+1/2(V_REFN+V_CM), V_DACN=V_CM-V_IN+1/2(V_REFP+V_CM)이 되고 다음 비교가 시작된다. 이와 같은 사이클이 N-2번 반복된다. 연구에 따른 VCM 기반의 스위칭 기법은 기존 스위칭과 비교하여 88% 적은 에너지를 소모한다[9].

그림 8. (a) DAC_K 스위치 (b) LSB 스위치 회로도

Fig. 8. (a) Schematic of DAC_K Switch (b) Schematic of LSB Switch

CDAC의 각 커패시터의 하판에는 그림 8과 같은 DAC 제어 스위치가 필요하다 DAC 스위치들은 샘플링 이후 임의의 k번 비트가 결정되기 전에 V_CM에 연결되어 있어야 한다. 이를 위해 S_<7:0>는 샘플링 이후 High로 유지되어 커패시터에 V_CM이 연결되고, k번 비트가 결정됨과 동시에 Sk는 Low로 바뀌어 V_CM의 연결이 개방되고, SAR 로직에서 결정된 디지털 코드(D_Pk,,D_Nk)에 의해 V_REFP 또는 V_REFN으로 연결되어 CDAC의 커패시터 어레이의 전하 재분포가 이루어진다.

3.5 비동기식 SAR 로직

비동기식 SAR 로직은 내부 클럭 발생기에서 만들어진 비동기 클럭 신호를 사용하여 N 비트의 비교와 CDAC의 스위칭 시퀀스를 관리하는 회로다.

그림 9. 비동기식 SAR 로직 블록 다이어그램

Fig. 9. The Asynchronous SAR Logic Block Diagram

그림 9는 비동기식 SAR 로직의 블록 다이어그램이다. 이 시스템에서 SAR 로직은 크게 메인 컨트롤 블록과 DAC 컨트롤 블록으로 나눌 수 있다[19]. 메인 컨트롤 블록은 CLK_SAR와 로직의 초기화를 위한 샘플링 클럭의 보수신호(CLK_{SAMPLE_b})를 입력받고, CLK_COMP와 각 비트의 비교 완료를 나타내는 CMP_<7:0>와 EOC를 생성한다. CLK_COMP은 변환과정에서만 비교기가 동작하도록 논리 게이트를 사용하여 제어한다.

그림 10. 메인 컨트롤 회로 및 상태도

Fig. 10. The Main Control Cirucit with State Diagram

메인 컨트롤 회로와 상태도는 그림 10과 같다[19]. 동적 논리회로를 사용함으로써 전력 소모와 면적을 최소화한다[10]. 또한 논리 상태를 저장하기 위해 CMOS의 기생 커패시터 C1과 C2에 논리가 저장된다[19]. 따라서 안정적인 논리 동작을 위한 트랜지스터의 크기가 매우 중요하다. 메인 컨트롤 회로의 CLK에 CLK_SAR가 연결되고 메인 컨트롤 k의 bit_set_next_k에는 메인 컨트롤 k-1의 bit_set_k-1과 연결된다. CLK가 1->0으로 바뀔 때 bit_set_next에 bit_set 신호가 전달된다.

그림 11. DAC 컨트롤 회로 및 상태도

Fig. 11. The DAC Control Circuit with State Diagram

DAC 컨트롤 블럭은 COMP_OUT와 CMP_<7:0>를 기반으로 D_P<7:0>, D_N<7:0>와 S_<7:0>를 생성한다. DAC 컨트롤 회로와 상태도는 그림 11과 같다. DAC 컨트롤 k의 D_COMP에 COMP_OUT가 연결되고, CLK는 CMP_k가 연결된다. 주요 동작은 다음과 같다. CLK=1일 때 D_P<7:0>, D_N<7:0>은 Low로 초기화되고, CLK=0일 때 비교기 출력이 D_P에 저장된다. D_N은 D_P의 보수 값이 저장된다. S_<7:0>는 샘플링 이후 High를 유지하다가 k 비트가 결정되면 CMP_k 신호에 맞춰 S_k는 Low가 되어 커패시터 하판과 V_CM의 연결이 개방되고, 디지털 코드가 DAC 스위치 k로 전달되어 CDAC의 전하 재분포가 이루어진다.

개념적으로 모든 SAR 로직은 3단계 상태 머신에 따라 동작한다[20]. 첫째, DAC 전압이 설정된다. 둘째, 비교 과정이 수행된다. 셋째, 비교 결과에 따라 비트가 결정된다. 이러한 방식으로 MSB부터 LSB까지 순차적으로 변환이 이루어진다. 그림 12는 비동기식 제어의 타이밍과 도식이다.

샘플링 단계에서 CLK_{SAMPLE_b}는 Low이므로 SAR 로직이 초기화 되어 동작 준비상태가 된다. (CMP_<7:0>=1, bit_set_<7:0>=0, EOC=0, D_P<7:0>=0, D_N<7:0>=0) 샘플링이 종료되어 CLK_SAR가 High로 트리거 되면 N번의 비교 과정이 시작된다. 메인 컨트롤 k는 이전 단계의 DAC의 전하 재분포가 끝나면 bit_setk=1이 되어 비교기의 비교가 시작된다. 비교가 완료되면 CLK_SAR=1 신호에 의해 CMP_k=0이 되어 DAC 컨트롤 k는 비교 결과를 저장하고 동시에 새로운 CDAC의 전하 재분포가 발생한다. 다시 CLK_SAR=0이 되면 bit_set_next_k=1가 되면서 메인 컨트롤 k-1에 bit_set_k-1=1이 전달되어 k-1 비트의 비교가 이루어진다. 앞의 과정을 N번 반복하면 메인 컨트롤 0번의 bit_set_next₀=1이 되어 EOC=1이 발생하여 모든 변환이 종료되고 디지털 코드를 출력 레지스터에 갱신한다.

그림 12. 비동기식 SAR logic 블록 다이어그램

Fig. 12. Asynchronous SAR Logic Block Diagram

4. 시뮬레이션 결과

본 논문에서 제안한 ADC의 성능을 180nm CMOS 공정에서 Cadence Spectre 시뮬레이터를 사용한 pre-simulation 결과를 기반으로 성능을 평가하였다. 시뮬레이션 결과는 다음과 같다. ADC는 1MS/s의 샘플링 속도를 달성하였고, 1.8V_pp의 차동입력 범위를 가진다. ENOB 및 전력 소비를 측정하기 위해 transient 시뮬레이션을 구성하여 100.342KHz 차동 정현파 입력 신호를 4,096개 샘플링 하여 SNDR = 49.768dB, ENOB=7.974 bits@Nyquist를 달성하였다. 그림 13은 ADC의 출력 스펙트럼의 결과이다.

그림 13. 측정된 출력 스펙트럼 (4096point FFT, f_in=100.34179769KHz, f_s=1MHz)

Fig. 13. Measured Output Spectrum

그림 14. DNL 과 INL 특성 그래프

Fig. 14. Measure DNL and INL

정현파 입력에 대해 측정된 DNL과 INL은 1MS/s에서 0.186 / -0.1573 LSB 및 0.1112 /-0.169 LSB를 달성하였다. pre-simulation이기 때문에 커패시터의 불일치나 기생 성분에 영향이 없으므로 이상적인 결과가 나온 것을 확인하였다. 그림 14는 측정된 DNL과 INL 그래프이다.

소비 전력은 전원 전압 1.8V에서 46.06μW이다. 소비 전력 분포는 그림 15와 같다.

그림 15. ADC 전력 소모 비율

Fig. 15. Power breakdown of ADC

CDAC, 비교기, 부트스트랩 스위치를 포함한 아날로그 소비 전력은 15.71μW, 디지털 소비 전력은 31.35μW이다. 8비트의 저해상도 SAR ADC이기 때문에 상대적으로 디지털 전력이 전체 전력에 큰 비중을 차지하고 있음을 확인하였다. 전력 효율을 평가하기 위한 foM(Figure of Merit)은 수식(1)과 같다. f_s는 샘플링 주파수를 나타내고 Power는 소비 전력을 나타낸다. 제안한 회로는 183.2fJ/conv-step을 달성하였다.

\(\begin{align}foM(walden)=\frac{\text { Power }}{f_{s} \cdot 2^{\text {ENOB }}}\end{align}\)       (1)

표 1. 제안하는 SAR ADC의 성능 비교

Table 1. Performance Comparison of the Proposed SAR ADC

표 1은 설계한 SAR ADC의 측정 결과와 기존 연구의 SAR ADC의 성능을 비교한 것이다.[21],[22],[23] 모두 180nm CMOS 공정을 사용하였고, 전원 전압의 경우 [21],[22]는 1.8V [23]은 1V를 사용하였다. 제안한 ADC는 [21],[22],[23]에 비해 해상도는 8비트로 낮다. 하지만 FoM은 타 연구와 비교하여 준수한 성능을 보여준다. 제안한 ADC는 [21],[22]의 연구보다 낮은 전력 소모를 가진다. [21]의 연구보다 약 2.8배 낮다. [23]의 연구의 경우 본 논문보다 낮은 500KHz의 샘플링 주파수와 1V의 전원 전압을 사용하기 때문에 낮은 전력소모를 가진다.

5. 결론

본 논문에서는 무선 센서 노드와 같은 데이터 수집 어플리케이션을 위한 저전력 차동 구조의 1.8V 8bit 1 MS/s 비동기식 SAR ADC를 제안하였다. 스위치의 선형성을 개선하기 위해 부트스트랩 스위치를 설계하였고, V_CM 기반 CDAC 스위칭 기법을 적용하여 CDAC의 전력 소모와 면적을 줄였다. 비동기식 SAR 구조와 동적 논리 회로를 사용한 SAR 로직을 통해 디지털 전력 소모를 줄였다. 제안된 회로의 180nm CMOS 공정에서의 시뮬레이션 결과, 1.8V 전원과 1MS/s의 변환 속도에서 46.06μW의 전력을 소비하고, 49.76dB의 SNDR과 7.9738bit의 ENOB를 달성하였다. 해당 foM(walden)은 183.2fJ/conv-step으로 저전력과 낮은 해상도 시스템에서 유용하게 쓰일 수 있을 것이라 생각된다.